Gde vidite Intel-a za nekih 2 do 5 godina? :)

Kalimero:"Odgovori mi na krucijalno pitanje: zbog čega Intel i dalje nema "8-wide" CPU?"

Iz prostog razloga sto pucaju na vece frekvencije.

edit:
samo jos nisam video da neki CPU bilo Intel bilo AMD postize vise od 4 instrukcije po taktu ;)
Ovaj koji imam moze jedino preko SMT, ali u single procesu nikako.
Mada mogu da napravim neki glupi program pa da vidim i to :P

edit2:
jok Zen1 ne moze vise od 4, Agnerova informacija je netacna.

edit2:
heh sad sam provalio. Ako se puste dva threada na istom jezgru e onda ima 3 po threadu.
Dakle na zen1 je ~6 ali samo ako se puste dva threada, inace jedan thread ~4.


<sub>[Ovu poruku je menjao Branimir Maksimovic dana 22.12.2020. u 04:35 GMT+1]

[Ovu poruku je menjao Branimir Maksimovic dana 22.12.2020. u 06:14 GMT+1]</sub>

Tremont je 6-wide (2x3). Ako to ispadne da radi kako treba, evo ga 8-wide u sledećoj generaciji ;)
https://www.youtube.com/watch?v=wLnbp36giXg

Koliko znam, trenutno postoji samo u Lakefield procesorima, i jednom laptopu. I Windows nije spreman za big.little x86 CPU (po rečima AMD-a), pa je malo teže videti tačno kakave su mu mogućnosti.

Najveća greška Intela je što ne prave svoj OS i za PC :d Clear Linux redovno daje bolje rezultate od bilo koje druge distribucije. Trebalo je da naprave solidnu desktop verziju, sa par optmizovanih programa bar kao showcase, da im se ne smeju ljudi

Windows nikad nije spreman na vreme ;)
Ali, brzo izbace update, jednom kad zagori... imaju Linux implementaciju, to je na izvolte...

Misliš da sam Apple dođe ovde? Verovatno u isto vreme kada dođu Mercedes, BMW, Rolex ... Kada se Apple bude ovde prodavao u količinama kao u Baltimoru. Dotle, kao i većina evropskih zemalja, od toga mnoge kao Portugalija, Češka, Poljska kupuješ i imaš servis i podršku kod Apple Premium i Authorized resellera. Ne znam samo kakve to veze ima sa M1 procesorom?

---

Country ID je bio u prvih 15.

---

A što ne bi bilo isto? Šta ćemo sa online kupovinom? Što se garancije tiče, Apple oduvek ima tzv. World Wide garanciju: stranac koji je došao u Srbiju i pokvari mu se Appleov proizvod, može da ode u zvanični servis (u Beogradu postoje dva) i da ga besplatno popravi i garanciji. Šta više, ako to podrazumeva zamenu uređaja, dobiće novi uređaj. Probaj to sa Samsungovim EVO SSD-om kupljenim u SAD koji ti crkne ovde, što se meni desilo.

BTW, ne bavim se prodajom bilo čega osim svog znanja, pa tako ni Appleovih proizvoda.

---

Ne slazem se. Tekst ne da nije nebitan, nego je kritican za razumevanje o cemu se razgovara, posto je evidentno da pricamo o razlicitim stvarima.



Ovo pitanje je najbolji dokaz. "Nebitan tekst" (ako se razume) daje instant odgovor. Koji cu ponovo napisati, radi jasnoce:

Da bi imalo kontekst, pitanje treba da glasi ovako:



U ovakvoj situaciji, odgovor je:



Hajde da vidimo sta to znaci:

Ne sumnjam da Intel moze da napravi 8-wide uArch (uArch = mikroarhitektura) - problem je sto je konacni proizvod CPU koji se proizvodi u konkretnom vremenu i na trzistu a ne uArch, sto znaci:

a) Intel mora imati proizvodni proces na kome ce taj uArch imati smisla --> 14nm+++(stagod) vrlo verovatno sam po sebi vise to ne moze da podrzi (ogroman broj tranzistora)

b) Intelov x86 instrukcijski set sada postaje fatalni problem (ali TEK sada) --> Intel nema nikakav "bafer" u procesu da na "x86 tax" baci dovoljno brzih tranzistora tako da ne koci nista i da to ima komercijalnog smisla

c) Imaj u vidu da "CPU" kao proizvod mora da zadovolji potrebe trzista i da bude konkurentan. Sto znaci adekvatan broj jezgara, performanse, potrosnja, dodatni IP blokovi (koji zahtevaju transitore - koje ne mozes da koristis za resavanje drugih problema) i, naravno, fizicke limite (vafera, yield-a, itd.). To znaci da operises u vrlo uskom pojasu sta ti je dostupno (tranzistorski budzet, povrsina procesora, povrsina kesa, povrsina GPU-a, itd., radni takt, itd.) - znaci situacija je JOS GORA zapravo, ako si iza najboljih u procesu!

Na 14nm++++++ taj CPU bi verovatno izgledao kao plocica za WC i trosio bi 1 KW, sve i da mogu da izadju na kraj sa x86 dekoderom sa procesom koji imaju (citaj: da nasviraju frekvencije kako bi x86 dekoder mogao da puni 8-wide uOP frontend bez da koci izvrsavanje do mere da 8-wide nema smisla).

Epilog: Intel danas ne moze da napravi takav CPU, a da on bude konkurentan. To je konacni poraz o kome sam pricao. Za to je najvise zasluzen procesni fijasko.

Intel mora da resi problem fabrikacije i, idealno, da se resi x86 balasta - zato sto nema nikakve nade da u razumno vreme postanu ponovo proces lider + sada je konacno moguce imati x86 emulaciju bez kompromisa u performansama, pa ceo poslovni slucaj za "hardverski x86" vise ne postoji.

Ovo je, zapravo, najbolje (verovatno i poslednje!) vreme da Intel to uradi. Kada industrija moze na 5nm da ima OoO uArch koji izvrsava prevedeni x86 zadovoljavajuce, to bi trebao da uradi i Intel. Oh wait - Intel nema 5nm za pocetak... za*ebato :-)

--

Dodatni komentar: Nista od ovog gore nije u kontradikciji sa tvrdnjom da 2007/2008 ovo nije bilo ocekivano (ne tebi - vec principijelno: bilo kome), te da "x86 balast" nije bio problem sve do momenta kada je Intel prestao da ima prednost u procesu (najvaznije) i mikroarhitekturi. Sto u "nebitnom tekstu" cak i pise kada tacno: 2017/2018 godine, i zbog cega.

U momentu kad smo mi diskutovali pre 12+ godina, Intel jos nije ni maksimizovao svoju prednost (a kamo li bilo sta drugo) tako da osim nekog fanboyizma ili "subjektivnog osecaja" nije moglo da se vidi ovo stanje. Ali ovo je jako cesto - sto Ameri kazu "Hindsight is always 20/20" i najlakse je sebe prevariti da je bilo necega sto se nije desilo ili sto nije postojalo.

---

Ivan:"b) Intelov x86 instrukcijski set sada postaje fatalni problem (ali TEK sada) --> Intel nema nikakav "bafer" u procesu da na "x86 tax" baci dovoljno brzih tranzistora tako da ne koci nista i da to ima komercijalnog smisla"

Jok. Instrukcijski set nema veze sa time. Voleo bih da obrazlozis na osnovu cega to tvrdis?

Vec sam ti obrazlozio: procesor zapravo koristi svoje uOP-ove za izvrsavanje, a x86 ISA je samo interfejs sa ostatkom sveta.

1. x86 instrukcije su kodirane sa varijabilnom duzinom --> komplikuje instrukcijski dekoder
2. x86 instrukcije, uprkos tvom verovanju, nisu efikasna kompresija, zato sto kod uopste nije optimalno balansiran (niti bi mogao biti, zbog evolucije u uOP-ovima i ogranicenja da je x86 kod fiksiran)
3. x86 instrukcije danas vise nisu optimalne ni za jednu mikroarhitekturu, zato sto su mikroarhitekture krenule da se razvijaju svojim putem od 1995-te
4. Ne samo da nisu optimalne, nego neophodnost kompatibilnosti i drzanja principa iz drugih vremena donose potpuno nepotrebnu kompleksnost u dekoder, OP-kes i ostale komponente za optimizaciju

Sve ove stvari (1-4) se jednostavno mogu aproksimirati kao jedna crna kutija koju zovemo "BALAST".

Sta znaci "BALAST" - nesto sto ti komplikuje dizajn, ne samo u broju tranzistora, nego je cela egzekucija neoptimalna u odnosu na kakva bi mogla biti da balast ne postoji.

Ponovicu: taj balast nije dobar kompresor - niti je to moguce zbog razloga navedenih u #3. Ne dobijas nista, gubis na efikasnosti zato sto imas blok koji ti uopste nije potreban.

Ovo je fundamentalna stvar, bukvalno najprostija matematika - x86 nije potreban, procesor bez njega bi mogao biti optimalniji. A ako pricas o najjacim/najbrzim procesorima - kada ti konkurencija bezi sa 2 generacije procesa izrade, poslednja stvar koja ti treba u zivotu je teg kao sto je ovaj, sa kojim moras da se za*ebavas.

--

Sve dok TSMC nije presisao Intel i omogucio Apple-u da napravi arhitekturu koja je toliko sira i efikasnija - ovo nije bio nikakav problem. x86 jeste bio balast uvek, ali ako ti je prednost bila veca od balasta, to nije bilo bitno trzistu.

Sada je tome dosao kraj.

---

Ovo je prilicno lose za Intel/AMD.

Ako razumem ARM instrukcija je uvek 4 bajta, za razliku od x86, koja varira od 1-n bajtova, sto je prava nocna mora za dekoder, koji stalno mora da "juri" pocetak i kraj instrukcije i tu gubi.

Postoje analogije, npr. u database varchar(n) vs fixed char(n), gde je prvi tip "sporisa" za procesiranje, zbog varijabilne duzine, a drugi brzi zbog fiksne...

Drugo, ne znam mnogo o ovome, ali sta bi se desilo da hoces da ubudzis vise dekodera u paraleli, kako to efikasno implementirati u slucaju intela, opet bi morao da imas neki proxy dekoder koji bi morao da trazi pocetak i kraj instrukcije i prosledjuje na slobodni dekoder xy.
Sa druge strane kod arm-a mi ovo deluje ok, cak i da primenis "glupi" round-robin, odvalio bi x86.

Meni u ovoj temi nikao nije jasna Fascinacija sa M1 !

Ako vec treba da budemo Fascinirani , onda to treba da bude Rezervisano za A14 !

Sta je M1 ?

A14 kome je bez ikakvih sustinskih , bitnih promena , dodato 2 CPU jezgra i 4 GPU jezgra ! Plus 0.2 Ghz veci klok .

Sustinski je ista razlika kao izmedju na primer Ryzena 5 i Ryzena 7 iste generacije ili kod Intela i5 i i7 , to je jos bolji primer jer Intel ima procesore sa razlicitim grafikama mobilne ! G1 i G7 na primer .

I onda se pravimo da R5 ili i5 Ne postoji , a " padamo u nesvest " od odusevljenja sa R7 ili i7 ?

Mnogo je veca razlika unutar iste generacije AMD desktop - laptop CPU , jer desktop ima ciplete , a laptop monolit dizajn , nego sto je razlika izmedju A14 i M1 !

1. to je argument za flame war ;)
Mislim da nigde neces naci to. Druga stvar je da ako nisu sa varijabilnom duzinom onda wasted space ;)
2. pa znas kako rex prefix tu i tamo, ali generalno nije bas da je krs.
3. x86 je zaista star, ali i ARM je star.... i ovo sad moze da razvije detaljnu diskusiju, pa ako hoces ;)
4. e ovo stoji, mada nisam bas za to da su u pitanju instrukcije, vise real mod, u kojem CPU i dan danas butuje kad se pokrene MBR boot ;)
ALI!
"Vec sam ti obrazlozio: procesor zapravo koristi svoje uOP-ove za izvrsavanje, a x86 ISA je samo interfejs sa ostatkom sveta."

Pazi kovceg za x86 je bio spreman i onda je *Intel* napravio Pentiuma! Dakle od CISC instrukcija je napravio RISC mikro opove, 2 pajplajna
i OOO. Sve ostalo je istorija... Dakle to razbijanje na mikropove je izvuklo x86 do dan danas.

To nije argument za flame war, vec posledica primenjene matematike (informacione teorije, teorije kodiranja i algoritama) - neumoljiv je.

Zbog ovoga i Intel i AMD imaju vrlo komplikovan dizajn dekodera, sa gomilom vrlo sofisticiranih optimizacija kako bi sakrili inherentnu neefikasnost

Evo ti mali uvod u tezinu problema: https://blog.trailofbits.com/2...ers-with-differential-fuzzing/

Nije uopste nuzno da fiksne duzine budu bacanje, ali cak i ako to uzmes kao tacno - ti stalno uporedjujes nekakve instrukcije fiksne duzine sa varijabilnim kao optimalnijim.

TO NIJE TACNO - zato sto x86, po 100-ti put, nije optimalno kodiranje (niti moze prakticno da bude vise od jedne uOP generacije).

KADA bi x86 bilo optimalno kodiranje, ONDA bi mogli da pricamo o vecoj efikasnosti. Ali nije, kodiranje x86 instrukcija nije posledica nekakvih optimizacija vec vremena + kakve god da su optimizacije postojale u originalnom 16-bitnom 8086 dizajnu, one su zgazene bezbroj puta pre uvodjenja mikroarhitektura - a od onda je to garantovano.

Imao bih jos puno zanimljivih detalja oko istorije x86 i kada je taj set bio, hajde da kazemo, "optimalan" - ali ako se ne razumemo oko ovoga gore, nema nikakve potrebe ici u to.



2. Nije vezano za rex prefix uopste, vec za samo pitanje kodiranja - zasto koja x86 instrukcija ima odredjen kod. Da bi to bilo optimalno kodiranje, taj kod bi morao da bude optimalan za uArch implementaciju zato sto se, na kraju, prevodi u uOP-ove - valjda je jasno zasto je to nemoguce.

Cak i ako ne trazimo takav nivo optimizacije, vec samo optimalno kodiranje za duzinu najvise koriscenih x86 instrukcija, opet nema nista od toga zato sto je x86 hrpa prosirenja iz razlicitih epoha, sto znaci da nikako ne mozes imati optimalno balansiranje



3. Starost nije sustina (ali je multiplikator problema) - x86 i ARM su vrlo razliciti setovi instrukcija gde ARM po definiciji ima manji problem sa ISA<->uArch optimalnoscu zato sto su same ARM instrukcije manje kompleksnosti i, samim time, blize mikro-operacijama od x86 instrukcija.

Intelov pristup je imao vidne prednosti u proslosti, kada su uska grla bila druga - i kada je Intel komotno kompenzovao kompleksnost x86 dekodera procesom fabrikacije.

Ali sada, x86 vise nema nikakvu prednost (u CS/inzenjerskom smislu), ali zato ima vrlo velike mane, sto se na kraju krajeva sada i vidi u praksi.

Plus, ARM je, jednostavno, bolji u samom dizajnu ISA-e: skori primeri su SVE ili prelaz na 64-bita.

- SVE je primer dobro dizajniranog instrukcijskog seta: bez novih registara podrzava 128-2048 bitne vektore, i samo signaliziranje duzine je tako da ne zahteva nepotrbno kodiranje u instrukcijama. Uporedi to sa VEX, EVEX, MVEX (!!!) xmm, ymm, zmm i jebemmm ti sta ce sledece biti kod Intela.

Kao sto vidis - primeri su iz modernih vremena, da ne ispadne da je to samo Intelov prtljag... ARM, iz nekog razloga, bolje planira i dizajnira svoje ISA-e. To se moze videti i u medjusobnim razlikama, gde procesori koji implementiraju neki ARM ISA svi imaju obavezne instrukcije sa jako malo razlika (ako uopste).

Intelovi procesori su cudo - pazi kad su AVX-512 za*ali pa vec imas 6 (SEST) varijanti AVX-512 instrukcijskog seta sa 2 razlicita kodiranja (EVEX i MVEX) koji su, naravno, razliciti od prosle AVX generacije.

Brate mili, koliki god da si x86 fan, ne mozes ovakvu papazjaniju nazvati efikasnom ili optimalnom u bilo kom smislu. Jedino objasnjenje za ovaj haos je da je to stara praksa borbe sa x86 konkurencijom (vidi sledeci odgovor) koja nije poslata u penziju.



Na zalost, ne - Intel nastavlja fragmentaciju valjda iz inercije iz nekih starih vremena gde su se tako stitili od "klonova" a kasnije od x86 proizvodjaca. Uvoditi nove instrukcije koje se kodiraju drugacije umesto pametnijeg kodiranja koje moze da traje duzi rok samo moze da za cilj ima otezavanje posla npr. AMD-u koji ce morati da gubi dodatno vreme svaki pud kad Intel uvede nove instrukcije.

Na srecu, ovaj cirkus je konacno prestao sa AVX2 posto konkurencija nije vise prisiljena da odmah kopira Intelove instrukcije.



Slazemo se (osim detalja: RISC uOpovi su dosli sa P6 mikroarhitekturom. Penitum tj. P5 je samo bio nabildovani 486 sa dodatnim pajplajnom i superskalarnim izvrsavanjem 2 instrukcije po kloku).

Desice se ponovo ista stvar, samo ovog puta x86 nece izvuci uOP-ovi nego softversko prevodjenje :-)) Hardverski x86 ide u kovceg, ali softverski x86 ce spiritualno da ga nasledi i zivece bog te pita koliko... bas kao sto imas COBOL i dan danas, tako ces imati x86 prevodioce i 2050-te.

---

Za zainteresovane, evo male uvertire sa kakvim ludilom Intel i AMD rade - zbog istorije i trzista u kome operisu (jako bitna kompatibilnost, softverske alternative nisu bile opcija bukvalno do poslednjih par godina):

https://blog.trailofbits.com/2...ers-with-differential-fuzzing/



Evo i AMD-ovog rada od skora:

https://jbk5155.github.io/publications/MICRO_2020.pdf



Crveni tekst je tvrdnja sa kojom se ne slazes. Referenca [32] je Intel predavanje "Processor Microarchitecture - An Implementation Perspective: https://doi.org/10.2200/S00309ED1V01Y201011CAC012

Ako te zanima materija, toplo preporucujem ovo predavanje! Poglavlje koje te definitivno zanima je "4.4 - High Performance x86 Decoding" na strani 35. Mada celo poglavlje je odlicno - imas primere za RISC dekodere i x86 dekodere, sa Nehalem-om kao primerom high-performance x86 dekodera, pa ces vrlo brzo videti sve komplikacije koje su neophodne da to radi efikasno.



Ovo su eksperti iz Intela, cisto oko autoriteta da nema zabune. A predhodni rad gore je AMD-ov, citira ovo predavanje.

---

Da sve nije tako sjajno po ARM imas i ovo:

https://www.informit.com/artic...le.aspx?p=1620207&seqNum=3

Dr. Ian se pojavio na YT - i bas prica o 10nm prinosima Intela: https://www.youtube.com/watch?v=qyGbB1Fegd0

Siguran sam da Ian zna mnogo vise o temi ali bi smeo da prica ("cuo sam od 'industry peers'") :-)

TL;DR - Intelova odluka da ulozi stotine miliona $/EUR u back-portovanje Sunny Cove na 10nm ("Rocket Lake") indirektno pokazuje nivo poverenja Intel-a u P1274 bar u momentu kada je ta odluka doneta da se startuje Rocket Lake projekat.

Moj komenatar: ova odluka je verovatno doneta negde pocetkom 2018-te godine (RL je imao vrlo brz razvojni ciklus) - tako da ne cudi "poverenje". Ako bih bas morao da nagadjam, RL-backport je verovatno proguran sacmarom u tom momentu kao "emergency" odgovor na situaciju.

Taj momenat je vreme upravo oko cuvenog CES-a 2018 kada je Intel bio u vrlo ozbiljnom "damage control" modu vec sa komicnim programom ali van Keynote-a.

Ne zaboravimo, samo godinu dana ranije, Intel clanak Intel-ove VP i GM TMG (Technology and Manufacturing Group):

https://newsroom.intel.com/editorials/fab-42-recent-announcement/



"This year" je 2017, samo da se razumemo. Takodje, lepo je cuti tada da VP vec radi na spremanju fabrika za 7nm, iako je sama primetila da bi neko drugi rekao "well, this is early" :-)

Inace, Bob Swan - Intelov CEO, je u Julu 2020 nagradio Dr. Kelleher za uspesno vodjenje Intel-ove proizvodnje*

((*) mislim da to mora ukljucivati perfektnu egzekuciju prelaska na 10nm, sa cuvenim "highlight-om" CES-a 2018, gde je Dr. Kelleher-in sef, Gregory Bryant, izjavio da je Intel ispunio cilj obecan investitorima: dostava 10nm proizvoda "za prihode" do kraja 2017!!! Gregory nije za*bant vec Intel SVP - naravno da je imao dokaz koji je naveo: customers! Inace, Intel se potrudio da nema zabune, ovaj performans je bio izveden na dorucku-prezentaciji, delo je objavljeno "sa strane" van keyonte-a... a kasnije smo svi saznali da su kupci par kineskih proizvodjaca koje je Intel nekako naterao da nastancuju nekoliko stotina prototipova baziranih na procesoru koji, u normalnim okolnostima, kod Intel-a ne bi zadovoljavao ni ES1 kriterijume (prva generacija semplova koji se salju partnerima)

I kako je Bob Swan nagradio Dr. Kelleher za ovakav uspeh? Prigodno: Dr. Kelleher je od Jula 2020 zaduzena vodjenje Intel-ovog tehnoloskog razvoja, sa fokusom na 7nm i 5nm procese!!!!!!!

I.sh*t.you.not :-) A, da, kao nagradu za minuli rad, Dr. Mike Mayberry - koji je do tog momenta vodio razvoj tehnologije, ce ostati kao konsultant Dr. Kellerher-u do kraja godine (valjda da joj prenese vazne "trikove za uspeh" i sa R&D strane!) do kraja 2020, kada ide u svoju penziju.

Uzgred, kao nagradu za kristalno jasnu viziju i zilet-ostar osecaj za odabir i promociju, Bob Swan ce biti zamenjen uskoro sa novim CEO-om.

Da ne bude sve crno, Bob Swan je u istom momentu otpustio Dr. Murthy Renduchintala-u, Chief Engineering Officer-a koji je bio zaduzen za R&D. Sta li je jadni Murthy skrivio da ga otpuste jbtbog, kad su drugi unapredjeni ili cekaju penziju kao konsultanti??? Branio Krzanich-a tako da je upravni odbor morao da pribegne radikalnim merama i pozivanjem na sexanje sa podredjenima da BK-u vidi ledja?

Ovo vec nije "I sh*t you not", vec "bez komentara".

--

Ali vratimo se na moj komentar na Dr. Ian-ovu konstataciju sa kraja videa da RL samo ukazuje na Intelovo poverenje u 10nm na pocetku projekta: da, Rocket Lake backport je odlucen u vreme kada je poverenje u 10nm verovatno palo ispod nivoa opisivog trenutnom fizikom, tako da se ovo ne moze koristiti kao dokaz da Intel danas ima isto poverenje.

Za to bi nam trebalo nesto drugo, naravno. Posto Intel nikad ne bi objavio direktne podatke vezane za svoje procese fabrikacije (zato sto nisu foundry, pa ne moraju), imam nekoliko indirektnih indikatora:

- Intel je jos u novembru presao "point of no return" - Rocket Lake izlazi, ETA: Q1/2021. Moja procena je da su "isplativu terminaciju" projekta mogli imati do kasnog proleca 2020 (do tada bi "samo" platili pre-SI R&D, prvi cipovi su proizvedeni u rano leto) --> ovo znaci da Intel ni u prolece 2020 nije imao dovoljno poverenje u 10nm za HVM desktop procesora. Time se vremenska skala "nepoverenja" sa pocetka 2018 pomera na prolece 2020. Ako malo razmislite, ovo je vrlo bitan momenat i ne znaci nista dobro.

- Intel je vrlo kasno u razvoju pomerio izlazak Ice Lake SP serverskih proizvoda za jos jedan kvartal. Naravno, iz javnih podataka se ne moze naslutiti razlog. Djavolji advokat bi rekao sledece: Intel ima vrlo jak interes da pokaze da problem NIKAKO NIJE fabrikacija. Naravno, to samo mogu da urade ako problem nije fabrikacija :-) Mislim da Intel nigde nije javno objavio sta je tacno problem, samo je Charlie prosuo glasinu i to vrlo nemusto.

- Ako ovo nije dovoljno, podaci koji su procureli o 2-godisnjem roadmap-u serverskih procesora pokazuju da masovna fabrikacija Ice Lake SP XCC jezgara pocinje tek sa "10nm++" procesom. Da ne bude zabune, ti isti podaci pokazuju da ce Intel komercijalno proizvoditi ista ta Ice Lake SP XCC jezgra (dakle NIJE problem arhitektura!) ali za segmente sa mnogo manjim tirazima od masovnih 2S. Ovo indirektno moze navesti do zakljucka da trenutni 10nm proces nije u stanju da podrzi isplativu masovnu proizvodnju XCC jezgara.

^ Ovo je sve vezano za 10nm, ali i bez direktnog uvida u % prinosa i karakteristike defekata je jasno da Intel i dalje ima probleme sa 10nm. Daleko od problema koje su imali 2015-2019, sada vec mogu da proizvode neke procesore u komercijalnim kolicinama, ali i dalje dovoljno da ne mogu da prebace HVM proizvodnju high-perf proizvoda.

--

Sve ovo ne bi bio vise toliki problem - tj. u pitanju je vec gadan fijasko i to je odavno jasno, ali se ocekivalo da ce Intel da se izvadi nekako na 7nm.

Ali sad znamo mnogo vise, i to mnogo vise nije uopste dobro: Posle jos jedne od "inteligentnih" akcija sa brisanjem 6 meseci sa kasnjenja 7nm i novih glasina da R&D "ne zna kada ce 7nm biti spreman" (sto zvuci bas kao nesto sto bi svaki posten inzenjer rekao u ovakvoj situaciji) tu su i obrisani oglasi za "TSMC" posao i isforisrana javna komunikacija o planiranju da "neki" modeli procesora idu u TSMC fabrike, naravno objavljeni POSLE brisanja oglasa.

Ovo pokazuje da postoji realna mogucnost da P1276 (Intel 7nm) nece nikada ni ugledati svetlost dana.

Dr. Ian je to vrlo indirektno i pazljivo pomenuo kao mogucnost, ali je takodje pomenuo i kao mogucnost neke ozbiljne razgovore u skorijoj buducnosti (Q1 ili Q2 2021) koji bi imali vrlo duboke posledice na kompletne finansije kompanije.

Da, pogodili ste, "ozbiljni razgovori" su o zatvaranju 10nm fabrikacije, terminaciji 7nm R&D-a i Intelovom prelasku na TSMC. Ovo su samo nagadjanja naravno, ali ne postoji nista u ovom momentu sto bi davalo razloga za optimizam sto se Intelovih sansi da ovo rese drugacije tice.

Ko zna, mozda TSMC-ova planirana fabrika u Arizoni je deo "ozbiljnih razgovora" koji su mozda zapoceti dosta ranije. Cela tema je prilicno eksplozivna, radi se o ogromnoj korporaciji, pitanje je bukvalno "bomba" za vrednost akcija, investitore i sl. a, opet, sa druge strane, kontinuitet Intel-a je kritican za privredu i cak nacionalnu bezbednost USA. Sa tim u vidu, ne bi bilo cudno uopste da se razgovori vode pod strogom tajnoscu mesecima i na nacin koji zaobilazi bilo kakvu obavezu obavestavanja javnosti (ovde pomaze ako je zainteresovana strana U.S. Gov :-)

---

Ivan:"Da, pogodili ste, "ozbiljni razgovori" su o zatvaranju 10nm fabrikacije, terminaciji 7nm R&D-a i Intelovom prelasku na TSMC. Ovo su samo nagadjanja naravno, ali ne postoji nista u ovom momentu sto bi davalo razloga za optimizam sto se Intelovih sansi da ovo rese drugacije tice."

Surov je kapitalizam. Ako nesto ne ide onda ga pokrije sneg i shash. Mogu oni donekle da odlazu, ali sad je dogorelo.
AMD je postigao 70% ubrzanja od Zen1 do Zen3, sta su oni postigli?

@Branimir Maksimovic,

To je clanak iz 2010 - OK, i ja sam citirao Intelovo predavanje iz 2010 (ali samo kao referencu za AMD-ov rad iz 2020 :-)

To nije sustina, sustina je sta se desilo od tada sto se tice instrukcijskih dekodera:

- ARM svet: Jazelle je izbacen jbtbog kao i njegov naslednik ThumbEE jos pre mnogo godina (2011), ARM je cak dozvolio da 64-bitni procesori uopste ne moraju da imaju 32-bitne setove (sto vec mnogi i nemaju, svakako ne serverski i desktop procesori), uveli su skalabilne vektorske instrukcije sa izuzetno jednostavnim i efikasnim kodiranjem koje ce im raditi posao do 2048-bitnih vektora, ...

- x86 svet: imamo 3 nove generacije vektorskih instrukcija. Za prve dve generacije je bila dovoljna jedna nova sema kodiranja (VEX) ali za trecu generaciju... joj: uspeli su da dodaju 2 seme kodiranja koje nisu kompatibilne (MVEX i EVEX) i to samo za AVX-512 instrukcije!!! Ako neko misli da je ovo dosta, vec imaju vise 6 varijanti kombinacija instrukcija - ovo nije komplikacija za njihov dekoder (koji valjda zna u kom se cipu nalazi :-) ali za kupce, partnere, ISV-ove - ovo je pakao.

Bane, moderni ARM ces da pravis samo sa AArch64 podrskom (dakle, A64 set: nema thumb, nema Jazelle i sl. budalastina) + imas vrlo dobro projektovan SVE instrukcijski set za vektore... da, dekoder ce imati svoje komplikacije ali u poredjenju sa modernim Intel x86 dekoderom, kao da pricamo o resavanju domaceg detetu u osnovnoj i pisanje i odbranu PhD teze :-)

Vrlo losa tema za x86, vrlo losa...



Pa vidno nista, cak ce i da stagniraju - Rocket Lake ce imati 8 jezgara, nasledjuje CPU sa 10 jezgara, ovo mora da je isto "first" i istoriji Intel-a.

Ali pazi koliko je AMD-u ili Apple-u ili TSMC-u trebalo da ih prestignu jbt - Intel je bukvalno morao da >stane< sa inovacijom od 2015 i vidi koliko je godina trebalo da prodje da ih konacno presisaju. Ali, to nije nista dobro po Intel, to samo pokazuje koliko se tesko stvari rade u semi biznisu - Intel bi imao iste muke sada sa TSMC-om. A vreme nemaju.

---

Meni i dalje nije jasno kako imaju toliko problema? I Samsung je trenutno ispred njih, ne samo TSMC, ako uzmemo u obzir da 10nm i dalje nije dovoljno dobar za masovnu proizvodnju (većih čipova), a Samsung pravi GA100/102/104 u 8nm, koji ima 40% veću gustinu tranzistora od intelovih 14nm. I sad će Exynos 990 u 7nm EUV koji je u rangu njihovih 10nm.

Razumem da su "stali" sa unapređenjem arhitekture, jer su se uspavali zbog nepostojanja konkurencije. Ali kako im se desilo da ovako uprskaju sa proizvodnjom, to ne razumem. I nervira me što mi se čini da će im novi procesori, tj. arhitekture biti zanimljivi (willow cove, golden cove, tremont, gracemont...), a ne možemo da ih vidimo u pakovanju u kom su planirani :d

Postigli su 70% ubrzanje per dolar, za 11 meseci. :) Ozbiljno, pogledaj Xeon Gold 6258R. Za $3950 list dobijes realno Xeon Platinum 8280, list price 10,009$ - samo sto je ovaj 2Socket. I da, za razliku od AMD-a, intel moze da ti proda i cipset, i SSD/NVMe i mrezne karte (cipove) i FPGA-ove - i sve to da upakuje u isti "volume discount". I ne zaboravi Optane RAM koji je jako, jako zanimljiv za neke stvari. Intel je u refresh ubacio optane podrsku za Xeon Silver :) - bukvalno se premium placa samo za 8-cpu confige. Konkretno, 6258R - to je 56-core-ova za 8000$. Za $6150 imas Epyc 7662, ali on ima 8 memorijskih kanala, do intel ima 2x6=12, plus ima gorepomenutu mogunost discount-a kad kupis svasta, sto ce omoguciti da dobijes slicnu cenu.... i da, doticni ima termalnih problema, ne moze u svaki server, 7702 je bolji ali jos skuplji. Plus, sa intel ne menjas "kanal dobavljaca".... realno, intel moze da parira AMD-u po cena/perfromanse odnosu.

Jeste, ovo je fora. Marketing. Sad se zove refresh, mada bi se, da si dobio 70% per dolar pre 5 godina to zvalo "dve generacije", kako intel cedi drenovinu kad dominira. :) Ali, moze im se. Dodatno, iako im je proces krs, intel-ov proces je intel-ov i neopterecen je. Za TMSC kapacitete se svi takmice, pa zato drzi cene (jer ionako proda sve sto proizvede), dok intel bar ima kapaciteta da stanca. Sustina je, proces sam po sebi i AMD koji se lakta za TMSC kapacitete nece sahraniti intel. Problem za intel je sto ga SVI napadaju, na sve strane, kazem, mene vise brine Renee James nego Lisa Su, delom jer je radila u intel-u. I da, naravno, Jensen Huang ;) Ne bi me cudilo da intel kupi TMSC kapacitete bukvalno samo da ih neko drugi ne bi trosio :) Glupa fora koja bi im kupila vreme, dok TMSC ne napravi jos fabrika, cisto da probaju da se do tad izvuku.

---